SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes
SCALE通过自监督生成多层布局文本，结合规则引导提升先进节点局部DRV修复成功率达97%。
核心发现
方法论
本研究提出基于自监督的布局生成框架，利用多层几何序列化为结构化文本，训练自回归模型重建掩码多边形。推理阶段，结合自然语言规则约束和高温采样，生成多样化潜在违规布局，并通过工业DRC验证，获得带违规标注的布局-违规对，用于微调面向规则的VLM（DRC-VLM）。该模型提供规则感知的几何引导，辅以强化的局部DRV修复，显著提升修复成功率。整个流程包括：•多层布局几何序列化为文本表示；•无标签自监督掩码预测训练；•自然语言条件采样生成违规布局；•工业DRC验证与违规标注；•微调规则感知VLM；•结合AI代理实现高效局部修复。此方法突破了复杂条件规则、密集多层布线的限制，适应先进节点复杂环境。
关键结果
- 在100个实际的sub-2nm布局案例中，基于SCALE的规则引导修复成功率提升12%至25%，最高达97%。相较传统方法，显著改善了封装、间距、宽度和色差违规的修复效果。实验中，模型在多类别违规检测和修复任务中表现优异，验证了其在复杂几何和条件规则下的适应性。
- 通过多样性分析，提出的布局生成模型在布局多样性和规则覆盖方面优于基线，Entropy值达5.07，生成了289个唯一拓扑结构，触发多达29类VIA和34类金属规则。
- 微调的DRC-VLM在违规检测和根因分析中F1值分别达61.6%和44.2%，显著优于Gemini-3-Pro和GPT-5.2等对比模型，验证其在复杂规则理解和空间关系推理中的优势。
研究意义
该研究填补了视觉布局理解与规则感知的空白，突破了传统规则硬编码和手工修复的局限，为先进制程中的局部DRV修复提供了自动化、智能化解决方案。其技术框架结合深度学习与工业验证工具，为芯片设计自动化带来新突破，极大提升设计效率与可靠性，推动半导体制造向更高密度、更复杂的工艺节点迈进。
技术贡献
本研究的核心技术创新在于：•提出自监督布局生成机制，利用掩码预测训练模型理解多层几何关系；•引入自然语言条件采样引导生成潜在违规布局，增强多样性和规则覆盖；•微调面向规则的VLM，实现规则感知的几何推理与根因分析；•结合工业DRC验证，自动生成违规-修复对，提升局部DRV修复的自动化水平。此方法区别于传统模板匹配和规则硬编码，提供端到端的深度学习解决方案，具有较强的泛化能力和适应性。
新颖性
本工作首次实现基于自监督文本序列的多层布局几何重建，结合自然语言引导生成潜在违规布局，并通过工业DRC验证实现高效修复。相较于以往仅依赖规则模板或单层图像生成的方法，创新在于多层几何序列化、规则条件采样和端到端微调VLM，显著提升复杂环境下的违规检测与修复能力。
局限性
- 模型在极端复杂的多层密集布局中仍可能出现生成偏差或漏检，尤其在规则边界模糊或几何重叠情况下。
- 训练依赖大量真实布局和工业DRC验证，数据采集成本较高，模型泛化到不同工艺节点或特殊规则时可能表现不佳。
- 推理过程中的高温采样虽增加多样性，但可能引入无关或低质量布局，需进一步优化采样策略。
未来方向
未来将结合强化学习优化生成多样性与规则符合度，扩展模型适应不同工艺节点和规则集，提升修复的自动化程度。同时，探索多模态融合技术，结合图像和文本信息，增强空间理解能力，推动芯片设计自动化的智能化发展。
AI 总览摘要
随着半导体工艺不断向sub-2nm节点迈进，局部布局的设计规则违规（DRV）修复成为制约设计闭合的关键瓶颈。传统方法依赖手工调试和硬编码规则，难以应对复杂的多层几何关系和条件规则的不断增长。本文提出了SCALE框架，结合自监督布局生成和深度学习技术，创新性地解决了这一难题。
SCALE的核心在于利用多层几何序列化为结构化文本，训练自回归模型在无标签条件下重建掩码多边形。推理阶段，通过自然语言规则约束和高温采样，生成潜在违规布局，并由工业DRC验证，获得违规-布局配对，用于微调规则感知的VLM（DRC-VLM）。该模型具备规则理解和空间推理能力，为局部DRV修复提供指导。
实验结果显示，在100个真实的sub-2nm布局案例中，基于SCALE的修复方法成功率提升12%至25%，最高达97%。布局多样性和规则覆盖方面也优于传统方法，验证了其在复杂环境中的适应性。该技术不仅提升了自动化修复的效率，也为芯片设计的智能化提供了新的路径。
未来，研究将结合强化学习优化生成策略，扩展模型适用范围，推动半导体制造向更高密度、更复杂工艺的自动化迈进。整体而言，SCALE为先进节点的局部布局修复提供了强有力的技术支撑，具有广泛的产业应用前景。
深度分析
研究背景
随着半导体工艺不断缩小到sub-2nm，设计规则的复杂性显著增加。传统的DRC检测和修复方法依赖规则模板和手工调试，难以应对条件多变、层次繁复的几何关系。近年来，深度学习在EDA中的应用逐渐兴起，如基于Transformer的布局生成和规则理解模型，但多层几何关系的空间推理仍是挑战。工业界对自动化、智能化的局部DRV修复需求迫切，亟需结合深度学习与工业验证工具的创新方案。
核心问题
核心问题在于：如何在复杂多层布局环境中，自动识别并修复设计规则违规，尤其是条件依赖、层间交互复杂的违规行为。现有方法多依赖硬编码模板或单层图像处理，难以捕捉多层几何关系和条件规则的细节，导致修复效果有限，且难以推广到新工艺节点。解决这一问题需要具备空间推理、规则理解和多层几何建模能力的智能系统。
核心创新
本研究的创新点包括：1）提出基于自监督的多层布局几何序列化方法，将几何信息转化为结构化文本，支持深度模型学习空间关系；2）引入自然语言条件采样机制，生成潜在违规布局，增强多样性和规则覆盖；3）微调规则感知的VLM，实现对复杂条件规则的理解和根因分析；4）结合工业DRC验证，自动生成违规-修复对，提升局部修复的自动化水平。这些创新突破了传统模板和单层图像处理的局限，提供了端到端的深度学习解决方案。
方法详解
- ��多层布局几何序列化：将布局切片，提取连接组件，转化为结构化文本，编码边界、多边形和层信息。•自监督训练：利用掩码预测机制，训练模型在无标签条件下重建掩码多边形，增强几何理解。•自然语言引导采样：在推理中加入规则描述，利用高温采样生成多样违规布局。•工业DRC验证：对生成布局进行规则验证，标注违规位置，形成训练样本。•微调VLM：结合违规检测和描述任务，训练模型理解空间关系和规则语义。•局部修复：利用微调模型指导AI代理，结合检测工具，自动修复违规布局，确保规则合规。
实验设计
采用真实的sub-2nm布局数据，训练自监督模型和微调VLM，验证生成布局的多样性和规则覆盖。对比基线包括D3PM扩散模型和脚本生成方法。指标涵盖布局熵、唯一拓扑、违规触发规则数。在100个实际案例中，模型修复成功率提升至97%，显著优于传统方法。通过ablation分析验证自然语言引导和多层序列化的有效性，展示模型在复杂条件和多层交互中的优势。
结果分析
模型在违规检测和修复任务中表现优异，F1值达61.6%，比Gemini-3-Pro高出20%以上。布局多样性方面，Entropy值达5.07，生成289个唯一拓扑，触发29类VIA和34类金属规则。修复成功率在复杂违规场景中提升12%至25%，最高达97%。这些数据验证了模型在复杂几何和条件规则环境中的强大能力，展示了深度学习在工业级芯片设计中的应用潜力。
应用场景
该方法可直接应用于芯片设计流程中的局部布局修复环节，提升自动化水平，减少人工干预。适用于先进工艺节点的复杂布局环境，帮助设计工程师快速定位和修复违规区域，确保设计符合工艺规则。长远来看，结合自动化布局生成、规则理解和修复，将推动芯片设计向全自动化、智能化迈进，降低成本，提高效率。
局限与展望
模型在极端复杂布局中仍可能出现偏差，尤其在几何重叠或模糊规则边界时表现不佳。训练依赖大量真实布局和工业验证，数据采集成本高。推理中的高温采样虽增加多样性，但可能引入低质量布局，需优化采样策略。未来需增强模型泛化能力，减少对大量标注数据的依赖，提升鲁棒性。
通俗解读 非专业人士也能看懂
想象一个工厂里，工人们需要按照复杂的规则摆放各种零件。每个零件都必须符合特定的距离和位置要求，否则产品就会出问题。以前，工人们只能靠经验和手工检查，费时又容易出错。现在，这个研究像是给工厂配备了一个聪明的机器人助手，它可以看着布局图，理解每个零件的规则，自动找出不符合要求的地方，并提出修正方案。这个机器人通过学习大量的布局样本，掌握了几何关系和规则的秘密，能快速、准确地修复问题，大大提高了生产效率。它还会根据规则描述，生成各种可能的违规布局，确保没有遗漏。这个技术让芯片设计变得像工厂自动化一样智能、可靠，未来可以帮助设计师节省大量时间，减少错误，推动半导体行业的飞跃。
简单解释 像给14岁少年讲一样
想象你在玩一个超级复杂的拼图游戏，拼图块必须按照特定的距离和位置放置，否则拼图就不完整。以前，你只能靠自己慢慢试错，费时又容易搞错。这项研究就像是给你一个智能助手，它能看懂拼图的每一块，知道哪些放错了，甚至还能自己想出修正的方法。这个助手通过学习很多拼图的样子，明白了每个块之间的关系和规则。它可以帮你自动找到错误的地方，并提出修正方案。更厉害的是，它还能根据规则描述，自己生成一些可能会出错的拼图样子，确保没有遗漏。这样一来，拼图变得更快、更准，也更有趣。未来，这个助手还能帮科学家们设计更复杂的芯片，让电子设备变得更快、更省电，就像你变成了拼图大师一样厉害！
术语表
Layout Serialization (布局序列化)
将多层几何布局转换为结构化文本，便于深度模型理解。/ Converting multi-layer geometric layouts into structured text for model processing.
用于训练自监督模型理解复杂几何关系。
DRC (Design Rule Check, 设计规则检查)
芯片布局中确保符合工艺规则的自动验证工具。/ Automated verification tool to ensure layout complies with fabrication rules.
检测和验证布局中的违规行为。
VLM (Vision-Language Model, 视觉-语言模型)
结合视觉信息和文本理解能力的深度学习模型。/ Deep learning model that integrates visual perception and language understanding.
用于布局违规检测和根因分析。
Self-supervised Learning (自监督学习)
无需标签，通过预测部分信息实现模型训练。/ Training models by predicting missing parts without explicit labels.
用于生成多样化布局样本。
High-temperature Sampling (高温采样)
在生成中增加随机性，产生多样输出。/ Increasing randomness during generation to produce diverse results.
引导模型生成潜在违规布局。
开放问题 这项研究留下的未解疑问
- 1 如何进一步提升模型在极端复杂布局中的泛化能力，减少偏差和漏检。
- 2 多模态融合技术的潜力未充分挖掘，结合图像和文本信息以增强空间理解。
- 3 模型在不同工艺节点和特殊规则集中的适应性仍需验证和优化。
应用场景
近期应用
芯片局部布局自动修复
帮助设计工程师快速识别和修复复杂违规区域，减少人工干预，提升设计效率。
远期愿景
全自动芯片设计流程
结合布局生成、规则理解和自动修复，实现芯片设计的全自动化，降低成本，缩短开发周期。
原文摘要
As semiconductor manufacturing advances toward sub-2nm nodes, local place-and-route (P&R) design-rule violation (DRV) fixing is increasingly limited by complex rule interactions, dense multi-layer routing geometries, and foundry-specific constraints. While Large Language Models (LLMs) have recently demonstrated strong capabilities in EDA scripting and documentation, their application to visual layout understanding remains largely unexplored: diagnosing DRC violations from layout imagery demands precise geometric reasoning and foundry-specific rule knowledge absent from general-purpose VLM training. We propose SCALE, a framework with a self-supervised layout-generation stage for local DRV fixing at advanced nodes. Multi-layer layout geometry is serialized into structured text, and a fine-tuned language model learns to reconstruct randomly masked polygons from surrounding BEOL context alone without violation labels. At inference, natural-language rule constraints and high-temperature sampling steer generation toward diverse, violation-prone layout variants validated by an industrial signoff DRC checker, producing DRC-annotated layout--violation pairs used to fine-tune a domain-adapted DRC-VLM. This VLM provides rule-aware geometric guidance for local DRV repair, boosting state-of-the-art agents' solve rates by +12--25% (up to 97%) on 100 real sub-2nm cases spanning enclosure, spacing, width, and color-spacing violations.